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doi:10.22028/D291-26094 Dateien zu diesem Datensatz:
| Datei | Beschreibung | Größe | Format | |
|---|---|---|---|---|
| fb14_1982_12ocr.pdf | 4,01 MB | Adobe PDF | Öffnen/Anzeigen |
| Titel: | Parallelmultiplizierer : schnelle, platzeffiziente Algorithmen - VLSI-gerechte Realisierungen |
| VerfasserIn: | Becker, Bernd |
| Sprache: | Deutsch |
| Erscheinungsjahr: | 1982 |
| Quelle: | Saarbrücken, 1982 |
| DDC-Sachgruppe: | 004 Informatik |
| Dokumenttyp: | Forschungsbericht (Report zu Forschungsprojekten) |
| Abstract: | Die Entwicklung eines 32-bit Multiplizierchips (für Integer-Zahlen dargestellt im 2-Komplement) ist Ausgangs- und Zielpunkt der hier angestellten Überlegungen. Zuerst gehen wir kurz auf den theoretischen Hintergrund ein und geben dann 4 Algorithmen an, in denen die wichtigsten Methoden zum Parallelmultiplizieren exemplarisch vorgestellt werden. Im einzelnen sind dies: 1) Matrix-Multiplizierer 2) Iteratives Array 3) Modifizierter Booth-Algorithmus mit Wallace-Tree 4) Redundante Zahlendarstellung und binärer Baum Wir versuchen bei allen Algorithmen, theoretische Güte und praktische Qualität gegenüberzustellen und daraus am Ende ein Fazit für die konkrete Aufgabe (32-bit Multiplizierer) zu ziehen |
| Link zu diesem Datensatz: | urn:nbn:de:bsz:291-scidok-40645 hdl:20.500.11880/26150 http://dx.doi.org/10.22028/D291-26094 |
| Schriftenreihe: | Bericht / A / Fachbereich Angewandte Mathematik und Informatik, Universität des Saarlandes |
| Band: | 1982/12 |
| Datum des Eintrags: | 2-Aug-2011 |
| Fakultät: | MI - Fakultät für Mathematik und Informatik |
| Fachrichtung: | MI - Informatik |
| Sammlung: | SciDok - Der Wissenschaftsserver der Universität des Saarlandes |
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