Bitte benutzen Sie diese Referenz, um auf diese Ressource zu verweisen: doi:10.22028/D291-25841
Titel: Complexity and Correctness of a Super-Pipelined Processor
Verfasser: Preiß, Jochen
Sprache: Englisch
Erscheinungsjahr: 2005
SWD-Schlagwörter: Technische Informatik
Prozessor
Freie Schlagwörter: super-pipelined processor
DDC-Sachgruppe: 004 Informatik
Dokumentart : Dissertation
Kurzfassung: This thesis introduces the DLXπ+, a super-pipelined processor with variable cycle time. The cycle time of the DLXπ+ may be as low as 9 gate delays (including 5 gate delays for registers), which is assumed to be a lower bound for the cycle time. For the parts of the DLXπ+ that significantly differ form previous implementations correctness proofs are provided. Formulas are developed which compute restrictions to the parameters of the DLXπ+, e.g., the maximum number of reservation station entries for a given cycle time. The formulas also compute what modifications to the base design have to be made in order to realize a certain cycle time and what the impact is on the number of pipeline stages. This lays the foundation for computing the time per instruction of the DLXπ+ for a given benchmark and different cycle times in future work in order to determine the "optimum" cycle time.
Link zu diesem Datensatz: urn:nbn:de:bsz:291-scidok-4602
hdl:20.500.11880/25897
http://dx.doi.org/10.22028/D291-25841
Erstgutachter: Wolfgang J. Paul
Tag der mündlichen Prüfung: 29-Apr-2005
SciDok-Publikation: 23-Jun-2005
Fakultät: Fakultät 6 - Naturwissenschaftlich-Technische Fakultät I
Fachrichtung: MI - Informatik
Fakultät / Institution:MI - Fakultät für Mathematik und Informatik

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